亚1纳米筹码已经跨越了一个非凡的研究里程碑。IBM 最近展示了该技术适用于 0.7 纳米（即 7 埃）工艺节点，可在指甲盖大小的芯片上放置近 1000 亿个晶体管。
该公告将半导体的发展推向了人们熟悉的纳米范围以下，并进入了通常用于描述原子、化学键和晶体结构的术语。一纳米等于 10 埃，而固体材料内原子之间的许多距离测量值只有几埃。
这并不意味着 IBM 已经制造出了从一侧到另一侧精确测量 0.7 纳米的完整晶体管。 3nm、2nm 和 0.7nm 等现代工艺名称标识了几代制造技术，而不是每个功能共享的字面测量值。
尽管如此，这一成就仍然意义重大。工程师现在正在构建功能晶体管结构，其关键层、通道和界面正在接近单个原子可以影响电行为的尺寸。
Sub-1nm 芯片没有 0.7nm 晶体管
芯片制造商使用的命名系统曾经与物理晶体管测量更加一致。随着设计变得更加复杂，节点号演变成代表密度、性能和能耗改进的标签。
现代 2nm 处理器不包含每个栅极、线路和通道尺寸为 2 纳米的晶体管。有些特征更大，而某些层可能已经更薄。
IBM 将其新技术描述为 0.7nm 节点，因为它代表了超越 2nm 和未来埃级工艺的新一代制造技术。该名称传达了密度和缩放进度，而不是为整个晶体管提供标尺。
因此，短语“几个原子宽”需要上下文。先进芯片内的某些材料只能有几个原子层厚。完整的晶体管仍然由沟道、栅极材料、绝缘体、源极和漏极区域、电接触和周围的互连组成。
在这些维度上，移除或错位少量原子可以改变电流的流动方式。制造一致性与原始晶体管设计一样重要。
IBM 向上构建晶体管
IBM 达到亚 1 纳米里程碑采用称为 nanostack 的新架构。
当前领先的处理器正在向全栅发展nanosheet晶体管。这些设计用晶体管栅极包围的薄水平片取代了 FinFET 处理器使用的垂直鳍。
将栅极缠绕在通道周围可以改善对电流的控制。这种控制是必要的，因为随着晶体管区域之间的距离减小，电流变得更难以控制。
Nanostack 通过垂直堆叠和交错晶体管层增加了另一个维度。而不是仅仅依靠放置较小的结构IBM 彼此相邻地使用原始层上方的空间。
该架构允许为堆栈的不同部分选择不同的通道材料。工程师可以优化一个晶体管层以获得更高的性能，并优化另一层以降低能耗。
IBM 还展示了有效的 CMOS 逆变器操作、超薄电介质接合以及 SRAM 密度的改进。 SRAM 形成靠近处理器核心的高速缓存，并且它对逻辑晶体管所实现的缩小率的抵抗力越来越强。
该研究指出了 SRAM 扩展 40% 的可能途径，这可以帮助未来的处理器在 CPU、GPU 和 AI 加速器附近放置更多缓存。
垂直设计取代简单的收缩
该行业不能再依赖于以摩尔定律早期版本的速度减少每一个二维特征。
当平面沟道变得难以控制时，平面晶体管被 FinFET 取代。 FinFET 现在正在让位于全栅纳米片，而未来的设计可能会使用叉片和互补场效应晶体管。
CFET 技术将 n 型和 p 型晶体管通道置于彼此之上。传统设计将这些互补设备并排排列，消耗了宝贵的表面积。
垂直堆叠它们可以减少标准逻辑单元所需的空间，而不要求每个单独的功能以相同的速率缩小。
这个过程极其困难。制造商必须构建并连接多个晶体管层，同时防止后续生产步骤损坏之前创建的结构。
热量是另一个限制。每个新层都必须在有限的温度范围内进行处理，而密集堆叠的晶体管可以将热能集中在芯片内部。
因此，亚 1 纳米时代将由架构、材料和封装以及光刻分辨率来定义。
硅正在接近其实际极限
硅仍然是现代处理器的基础，但极薄的硅通道失去了部分有效传输电荷的能力。
研究人员正在研究二硫化钼和二硒化钨等二维半导体。这些材料可以形成约0.7nm厚的稳定结晶层。
它们的原子结构可以使电流在比实际硅替代品更薄的通道内保持受控。这一特性使它们成为未来 CFET 和环栅设计的候选者。
工业应用仍然遥远。制造商需要在 300 毫米晶圆上沉积无缺陷材料、创建低电阻触点并在数十亿个晶体管上产生一致行为的方法。
在硅中添加杂质的传统方法也会损坏原子薄材料。研究人员必须开发新方法来控制其电气特性而不破坏通道。
实验室晶体管可以在占用很小的测试区域的同时表现出卓越的性能。商用处理器必须重复该性能数十亿次，并具有可接受的产量和多年的可靠性。
光刻必须变得更加精确
创建原子级结构还需要改进光刻技术。
极紫外系统使用波长为 13.5nm 的光将电路图案印刷到硅晶圆上。波长比某些成品芯片特征大得多，迫使制造商依赖光学、计算校正和多个处理步骤。
高数值孔径 EUV 提高了未来节点可用的分辨率。这些机器使用重新设计的镜子和更大的光学孔径，以更少的曝光投射更精细的图案。
尽管生产微观结构，但设备仍然巨大。英特尔其首款商用高数值孔径 EUV 系统重达 165 吨，展示了工厂机械的规模与其所创造的功能之间的对比。
光刻只是该过程的一部分。原子级芯片还需要能够以最小变化控制层的沉积、蚀刻、抛光和测量系统。
稍微不均匀的薄膜或粗糙的边缘可以代表只有几个原子厚的通道的很大一部分。
第一批产品还需要数年时间才能问世
IBM 表示 Nanostack 技术最早可在大约五年内投入生产使用。该目标预计在 2031 年左右采用，但并不能保证消费者处理器立即可用。
制造苹果设计的芯片的台积电目前正在采用基于纳米片的技术，计划在 1 纳米以下生产之前进行。其A14工艺计划于2028年进行，随后A13工艺将于2029年进行。
这些名称还使用埃时代的品牌，但没有描述字面上的 1.4 纳米或 1.3 纳米晶体管尺寸。
未来的 iPhone、iPad 和 Mac 处理器最终可能会通过更高的晶体管密度、更大的缓存和更低的能耗从 1nm 以下的研究中受益。最大的移动优势可能不是原始速度。
能够以更少的能量完成相同工作的处理器可以延长电池寿命、减少热量并支持更多本地人工智能处理，而无需增加设备厚度。
第一批商用纳米堆栈芯片更有可能出现在服务器、人工智能加速器或制造商可以接受更高成本的专用高性能系统中。只有在产量提高并且该技术能够满足全天携带设备的严格功率和可靠性要求之后，移动版本才会出现。
